趙瀟騰1， 2， 尹軍艦1， 張錦濤1， 2， 李仲茂1， 冷永清1
（1.中國科學院微電子研究所， 北京100029；2.中國科學院大學， 北京100049）
基於接收機的應用提出了一種混合式高動態範圍AGC演算法。 該演算法由射頻前饋與中頻回饋演算法組成， 借助現場可程式設計閘陣列得以實現。 在該演算法的控制下， 以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件， 實現了一種輸入動態範圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。
AGC演算法；高動態範圍；接收機；FPGA
中圖分類號：TN924
文獻標識碼：A
DOI：10.16157/j.issn.0258-7998.171328
中文引用格式：趙瀟騰， 尹軍艦， 張錦濤， 等. 一種混合式高動態範圍AGC演算法與FPGA實現[J].電子技術應用，
英文引用格式：Zhao Xiaoteng， Yin Junjian， Zhang Jintao， et al. A hybrid AGC algorithm for high dynamic range and implementation on FPGA[J].Application of Electronic Technique， 2017， 43(12)：76-80.
0 引言
由於多徑衰落等因素， 接收機天線端的信號功率可能具有超過60 dB的波動[1]。 而中頻ADC具有的固定動態範圍難以精確採樣這樣的大動態信號， 為使基帶能夠正確解調、解碼， 接收機需要根據輸入信號的強度自動調整其增益， 從而為後級提供相對恒定的輸出。 這種功能正是由自動增益控制(Automatic Gain Control， AGC)環路實現的。
常用的AGC環路分為3種：前饋式AGC、回饋式AGC與混合式AGC[2-4]。 前饋式AGC表現為開環控制， 輸入信號功率被檢測後經處理用作增益的調整；回饋式AGC則是閉環控制， 輸出功率與一個參考值作對比後得到功率誤差， 該誤差經過運算後控制增益的大小。 文獻[3]的研究表明， 前饋式的AGC具有更快的回應速度，
1 混合式AGC環路
用於接收機中的混合式AGC環路由射頻前饋式AGC電路與中頻回饋式AGC電路組成。 如圖1所示， 天線接收到的信號經過一定的耦合係數饋入射頻檢波器， 檢波器的輸出電壓由ADC轉換為數位量， 再由FPGA處理後控制信號通路上的單刀雙擲開關與數控衰減器， 從而控制射頻部分的增益。 其中， 低雜訊放大器(Low Noise Amplifier， LNA)具有22 dB增益，
2 AGC演算法
在介紹AGC演算法前， 首先說明環路的設計指標。 如引言中所述， 所設計的AGC演算法需要滿足兩種不同輸入信號的需求。 對於恒包絡信號， 需要AGC單次控制時間小於50 μs， 輸入動態範圍不小於-95 dBm~5 dBm， 輸出功率為-19 dBm；對於非恒包絡信號， 需要輸出信號包絡不失真。
根據AGC環路指標， 設計了圖2所示的總體演算法， 注意到輸入信號的包絡特性在本系統中可由外部獲悉。 環路啟動時首先判斷輸入信號是否為恒包絡信號,若是， 則執行快速AGC演算法， 否則執行慢速AGC演算法， 順序均為先射頻後中頻。 中頻AGC演算法執行完畢後經過一定時間間隔再次返回射頻AGC， 如此迴圈。
射頻前饋式AGC演算法如圖3， 首先配置ADC的射頻通道採樣， 根據輸入信號的包絡特性， 確定採樣次數。 根據耦合器與射頻檢波器的特性(式(1))， 將均值電平轉化為對應的輸入功率。 對於檢測到的輸入功率執行條件判斷， 從而確定LNA與數控衰減器的應配狀態。 若本次確定的狀態與目前的電路狀態一致， 則跳過配置階段結束射頻AGC，否則按照所確定的狀態配置電路後結束。
射頻AGC演算法的模擬結果如圖4所示，當射頻輸入功率從-95 dBm變化至5 dBm時，射頻輸出功率變化範圍為[-73 dBm，-8.2 dBm]，將輸入信號的波動範圍由100 dB降為64.8 dB。
在射頻調整的基礎上，中頻回饋式 AGC進行增益的連續精密調控，其演算法如圖5所示，首先為VGA的控制電壓VGint賦初始值，接著根據輸入信號的包絡特性確定中頻通道採樣次數並求均值VIFDET，在非恒包絡輸入下，兩次採樣間具有T1秒的時間間隔。中頻AGC環路中VGA的增益Gain與控制電壓VG在正常工作狀態下符合式(2)所示的線性關係,其中增益的單位為dB，控制電壓的單位為V。
根據所使用的VGA器件特性，式(2)中k取50，b取-5。中頻檢波器輸出電壓VIFDET與中頻輸出功率PIFOUT在正常工作區域符合式(3)的線性關係，其中電壓的單位為V，被檢測功率的單位為dBm。根據檢波器與耦合器特性可以得：
式(3)中k1取0.05，b1取2.575。
在中頻AGC環路中，若用PIFIN表示中頻輸入功率，PIFOUT表示中頻輸出功率，則所設計的環路目標為：當PMIN 基於控制目標及式(4)所示的關係給出了圖5中的判斷條件與控制電壓VG的計算公式，其中VGint為VGA目前的控制電壓，Max表示取最大值運算，Min表示取最小值運算。由於檢波器僅在一定範圍內符合式(3)的關係，因此需要確定一個可置信的檢波電壓區間：[0.375 V，2.75 V]。在此區間內，認為檢波電壓VIFDET代表了真實的輸出功率，此時按照式(4)所述的方法進行AGC控制；當VIFDET<0.375 V時，認為輸出功率較小，需先增大VGA的控制電壓以提高增益，使VIFDET於可置信區間，然後重新進行判斷；VIFDET>2.75 V時，需先減小VGA的控制電壓以降低增益，再重新判斷。 中頻AGC演算法模擬結果如圖6所示。其中橫坐標為AGC執行次數。中頻輸入信號的功率範圍為-100 dBm～-10 dBm。當輸入信號功率處於[-79.04，-9.3]dBm時，VGA控制電壓VG能夠隨著輸入功率的變化而改變，輸出功率保持在-19 dBm，VIFDET與PIFOUT同步變化，實現了環路的功率控制目標。 3 演算法的實現與測試 根據第2節所述，在Xilinx Spartan 3E系列FGPA上實現了混合式AGC演算法。演算法控制的主要器件包括ADC、射頻開關、數控衰減器與DAC。其中，射頻與中頻部分共用一片10 bit、4通道的模數轉換器ADS7954；單刀雙擲開關的狀態由FPGA輸出的單比特高低電平控制；數控衰減器為6 bit、0.5 dB步進的RFSA2644晶片。中頻VGA的控制電壓由12 bit DAC提供。ADC通道的切換及採樣、數控衰減器的衰減值、DAC的輸出電壓均由FPGA通過串列外設介面(Serial Peripheral Interface，SPI)匯流排控制。為了方便數位部分的處理，所提出演算法中的採樣次數N1、N2、N3、N4均取2的整數次冪。 在不同輸入激勵條件下Modelsim的功能模擬結果如圖7所示。當輸入為恒包絡信號時（圖7（a）），首先配置ADC射頻通道，進行4次射頻通道採樣，經過計算後配置了數控衰減器。由於輸入功率較高，LNA始終保持關斷，隨後預置了VGA增益。接著配置ADC切換至中頻通道，進行連續的16次採樣，最後配置DAC輸出適當的VGA控制電壓。恒包絡輸入信號下單次AGC過程耗時41.73 μs。 當輸入為非恒包絡信號時（圖7（b）），射頻AGC採樣變為64次，中頻AGC仍然採樣16次，但在採樣間加入了6.68 μs時間間隔，總的控制時間為230.53 μs。使用示波器測量的時域輸入輸出波形如圖8所示，其中通道1為輸入正弦包絡信號，包絡週期為128 μs，通道2為中頻輸出信號，可以觀察到輸出信號包絡保持完好，平均功率恒定。 輸入為恒包絡信號條件下，混合式AGC環路中關鍵參數隨射頻輸入功率變化的曲線如圖9所示。圖9（a）中按照式（1）擬合的曲線與實測曲線吻合良好；圖9（b）中VGA控制電壓呈現三次跳變，與射頻AGC演算法中的所設計的4種條件判斷相符；圖9(c)、圖9(d)表明所設計的AGC系統在輸入信號功率為-100 dBm~10 dBm時，輸出可恒定地控制在-19 dBm，具有110 dB的動態範圍。近年來所提出AGC系統的動態範圍對比如圖10[5-16]所示，對比表明本文所實現的動態範圍具有一定的領先性。 4 結論 本文針對輸入信號的不同的包絡特性，結合前饋式與回饋式AGC的特點，依據接收機中的硬體架構，提出了一種混合式高動態範圍AGC演算法，並在FPGA硬體平臺上得以實現。在該演算法的控制下，以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件，實現了一種輸入動態範圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。在恒包絡與非恒包絡輸入下，演算法執行時間分別為41.73 μs與230.53 μs，信號包絡保持完好。對比表明，所提出的AGC演算法實現了優良的動態範圍特性。 參考文獻 [1] XIA G，ZHANG Q，YANG Z.Design and implementation of an efficient and large dynamic range hybrid digital AGC for burst communication systems[C].2012 IEEE 11th International Conference on Signal Processing，2012：1373-1377. [2] FUJII M，KAWAGUCHI N，NAKAMURA M，et al.Feed-forward and feedback AGC for fast fading channels[J].Electronics Letters，1995，31(13)：1029-1030. [3] SOBAIHI K，HAMMOUDEH A，SCAMMELL D.Automatic gain control on FPGA for software-defined radios[C].Wireless Telecommunications Symposium，2012：1-4. [4] 沈同平，谷宗運，方芳，等.回饋式數位AGC的FPGA優化實現[J].安慶師範學院學報(自然科學版)，2015(3)：68-70. [5] 馬戰剛，張宇平，孫弋，等.大動態範圍AGC電路在接收機中的應用[J].半導體技術，2010，35(2)：191-193. [6] 朱會柱，袁斌，張志剛.90 dB大動態範圍可調AGC系統設計[C].2009年全國微波毫米波會議，2009. [7] 陳立澤，陳星，王超.寬頻大動態中頻AGC系統實現[J].電子測量技術，2010，33(11)：46-48，73. [8] 李飆，劉春群，黃忠快.基於FPGA射頻接收機前端AGC系統電路的設計[J].無線電通信技術，2016，42(3)：82-84. [9] 鄭隆浩，彭豔雲.基於FPGA的中頻AGC電路設計[J].電子設計工程，2014(14)：113-116. [10] Jing Bing，Xue Yuankun，Ye Fan，et al.Automatic gain control algorithm with high-speed and double closed-loop in UWB system[C].2013 IEEE 10th International Conference on ASIC，2013：1-4. [11] 耿雲輝，馮西安，張路，等.一種大動態範圍AGC電路的設計與實現[J].微處理機，2012(3)：20-23，28. [12] RAY S，HELLA M M.A 10 Gb/s inductorless AGC amplifier with 40 db linear variable gain control in 0.13 um CMOS[J].IEEE Journal of Solid-State Circuits，2016，51(2)：440-456. [13] TISSERAND E，BERVILLER Y.Design and implementation of a new digital automatic gain control[J].Electronics Letters，2016，52(22)：1847-1849. [14] 羅有亮，魏連魁，劉傑.基於VCA810的大動態範圍AGC電路設計[J].電子設計工程，2016(4)：105-107，110. [15] 李懷良，庹先國，朱麗麗，等.中低頻寬動態範圍AGC放大器設計[J].電測與儀錶，2013，50(2)：96-99. [16] 賀欣.寬頻大動態AGC電路設計[J].電子設計工程，2012(8)：167-170.
射頻AGC演算法的模擬結果如圖4所示，當射頻輸入功率從-95 dBm變化至5 dBm時，射頻輸出功率變化範圍為[-73 dBm，-8.2 dBm]，將輸入信號的波動範圍由100 dB降為64.8 dB。
在射頻調整的基礎上，中頻回饋式 AGC進行增益的連續精密調控，其演算法如圖5所示，首先為VGA的控制電壓VGint賦初始值，接著根據輸入信號的包絡特性確定中頻通道採樣次數並求均值VIFDET，在非恒包絡輸入下，兩次採樣間具有T1秒的時間間隔。中頻AGC環路中VGA的增益Gain與控制電壓VG在正常工作狀態下符合式(2)所示的線性關係,其中增益的單位為dB，控制電壓的單位為V。
根據所使用的VGA器件特性，式(2)中k取50，b取-5。中頻檢波器輸出電壓VIFDET與中頻輸出功率PIFOUT在正常工作區域符合式(3)的線性關係，其中電壓的單位為V，被檢測功率的單位為dBm。根據檢波器與耦合器特性可以得：
式(3)中k1取0.05，b1取2.575。
在中頻AGC環路中，若用PIFIN表示中頻輸入功率，PIFOUT表示中頻輸出功率，則所設計的環路目標為：當PMIN 基於控制目標及式(4)所示的關係給出了圖5中的判斷條件與控制電壓VG的計算公式，其中VGint為VGA目前的控制電壓，Max表示取最大值運算，Min表示取最小值運算。由於檢波器僅在一定範圍內符合式(3)的關係，因此需要確定一個可置信的檢波電壓區間：[0.375 V，2.75 V]。在此區間內，認為檢波電壓VIFDET代表了真實的輸出功率，此時按照式(4)所述的方法進行AGC控制；當VIFDET<0.375 V時，認為輸出功率較小，需先增大VGA的控制電壓以提高增益，使VIFDET於可置信區間，然後重新進行判斷；VIFDET>2.75 V時，需先減小VGA的控制電壓以降低增益，再重新判斷。 中頻AGC演算法模擬結果如圖6所示。其中橫坐標為AGC執行次數。中頻輸入信號的功率範圍為-100 dBm～-10 dBm。當輸入信號功率處於[-79.04，-9.3]dBm時，VGA控制電壓VG能夠隨著輸入功率的變化而改變，輸出功率保持在-19 dBm，VIFDET與PIFOUT同步變化，實現了環路的功率控制目標。 3 演算法的實現與測試 根據第2節所述，在Xilinx Spartan 3E系列FGPA上實現了混合式AGC演算法。演算法控制的主要器件包括ADC、射頻開關、數控衰減器與DAC。其中，射頻與中頻部分共用一片10 bit、4通道的模數轉換器ADS7954；單刀雙擲開關的狀態由FPGA輸出的單比特高低電平控制；數控衰減器為6 bit、0.5 dB步進的RFSA2644晶片。中頻VGA的控制電壓由12 bit DAC提供。ADC通道的切換及採樣、數控衰減器的衰減值、DAC的輸出電壓均由FPGA通過串列外設介面(Serial Peripheral Interface，SPI)匯流排控制。為了方便數位部分的處理，所提出演算法中的採樣次數N1、N2、N3、N4均取2的整數次冪。 在不同輸入激勵條件下Modelsim的功能模擬結果如圖7所示。當輸入為恒包絡信號時（圖7（a）），首先配置ADC射頻通道，進行4次射頻通道採樣，經過計算後配置了數控衰減器。由於輸入功率較高，LNA始終保持關斷，隨後預置了VGA增益。接著配置ADC切換至中頻通道，進行連續的16次採樣，最後配置DAC輸出適當的VGA控制電壓。恒包絡輸入信號下單次AGC過程耗時41.73 μs。 當輸入為非恒包絡信號時（圖7（b）），射頻AGC採樣變為64次，中頻AGC仍然採樣16次，但在採樣間加入了6.68 μs時間間隔，總的控制時間為230.53 μs。使用示波器測量的時域輸入輸出波形如圖8所示，其中通道1為輸入正弦包絡信號，包絡週期為128 μs，通道2為中頻輸出信號，可以觀察到輸出信號包絡保持完好，平均功率恒定。 輸入為恒包絡信號條件下，混合式AGC環路中關鍵參數隨射頻輸入功率變化的曲線如圖9所示。圖9（a）中按照式（1）擬合的曲線與實測曲線吻合良好；圖9（b）中VGA控制電壓呈現三次跳變，與射頻AGC演算法中的所設計的4種條件判斷相符；圖9(c)、圖9(d)表明所設計的AGC系統在輸入信號功率為-100 dBm~10 dBm時，輸出可恒定地控制在-19 dBm，具有110 dB的動態範圍。近年來所提出AGC系統的動態範圍對比如圖10[5-16]所示，對比表明本文所實現的動態範圍具有一定的領先性。 4 結論 本文針對輸入信號的不同的包絡特性，結合前饋式與回饋式AGC的特點，依據接收機中的硬體架構，提出了一種混合式高動態範圍AGC演算法，並在FPGA硬體平臺上得以實現。在該演算法的控制下，以射頻開關、數控衰減器、檢波器、可變增益放大器為核心器件，實現了一種輸入動態範圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動增益控制環路。在恒包絡與非恒包絡輸入下，演算法執行時間分別為41.73 μs與230.53 μs，信號包絡保持完好。對比表明，所提出的AGC演算法實現了優良的動態範圍特性。 參考文獻 [1] XIA G，ZHANG Q，YANG Z.Design and implementation of an efficient and large dynamic range hybrid digital AGC for burst communication systems[C].2012 IEEE 11th International Conference on Signal Processing，2012：1373-1377. [2] FUJII M，KAWAGUCHI N，NAKAMURA M，et al.Feed-forward and feedback AGC for fast fading channels[J].Electronics Letters，1995，31(13)：1029-1030. [3] SOBAIHI K，HAMMOUDEH A，SCAMMELL D.Automatic gain control on FPGA for software-defined radios[C].Wireless Telecommunications Symposium，2012：1-4. [4] 沈同平，谷宗運，方芳，等.回饋式數位AGC的FPGA優化實現[J].安慶師範學院學報(自然科學版)，2015(3)：68-70. [5] 馬戰剛，張宇平，孫弋，等.大動態範圍AGC電路在接收機中的應用[J].半導體技術，2010，35(2)：191-193. [6] 朱會柱，袁斌，張志剛.90 dB大動態範圍可調AGC系統設計[C].2009年全國微波毫米波會議，2009. [7] 陳立澤，陳星，王超.寬頻大動態中頻AGC系統實現[J].電子測量技術，2010，33(11)：46-48，73. [8] 李飆，劉春群，黃忠快.基於FPGA射頻接收機前端AGC系統電路的設計[J].無線電通信技術，2016，42(3)：82-84. [9] 鄭隆浩，彭豔雲.基於FPGA的中頻AGC電路設計[J].電子設計工程，2014(14)：113-116. [10] Jing Bing，Xue Yuankun，Ye Fan，et al.Automatic gain control algorithm with high-speed and double closed-loop in UWB system[C].2013 IEEE 10th International Conference on ASIC，2013：1-4. [11] 耿雲輝，馮西安，張路，等.一種大動態範圍AGC電路的設計與實現[J].微處理機，2012(3)：20-23，28. [12] RAY S，HELLA M M.A 10 Gb/s inductorless AGC amplifier with 40 db linear variable gain control in 0.13 um CMOS[J].IEEE Journal of Solid-State Circuits，2016，51(2)：440-456. [13] TISSERAND E，BERVILLER Y.Design and implementation of a new digital automatic gain control[J].Electronics Letters，2016，52(22)：1847-1849. [14] 羅有亮，魏連魁，劉傑.基於VCA810的大動態範圍AGC電路設計[J].電子設計工程，2016(4)：105-107，110. [15] 李懷良，庹先國，朱麗麗，等.中低頻寬動態範圍AGC放大器設計[J].電測與儀錶，2013，50(2)：96-99. [16] 賀欣.寬頻大動態AGC電路設計[J].電子設計工程，2012(8)：167-170.